第六百二十四章 TD的成人礼(1/5)
屏幕一亮。武平背后的屏幕上出现了一个黑色的盒子,上面印着“SHLTE原型机”字样。
话声同时响起。
“过去一年半,展讯和华为的联合团队,一直在做TD SCDMA-LTE的长期演进。
“很幸运,我们压对了方向。
“现在,我们已经完成了TD-LTE端到端系统的开发。这是我们的FPGA原型机,基于90nm工艺。”
这话一出,台下顿有两拨人不服。
英特尔的人有点不爽。
什么叫你们压对了方向?
WIMAX输了吗?
不过,本场会议的核心主题是LTE演进,他们也不好说什么。
但另一拨抬杠团队直接开口了。
“FPGA?”高通团队里有人道:“我们都知道,FPGA的性能和ASIC差远了,用FPGA跑出来的数据没有任何意义。”
“我同意你的说法。”武平看清发言的人,点了点头,语气平静:“但在标准还没有冻结的今天,全世界所有的LTE演示,用的都是FPGA,上个月爱立信在巴塞罗那演示的FDD-LTE,用的也是Xilinx Virtex-5 90nmFPGA,和
我们的平台完全一样,高通难道有更好的方案?”
高通提出的问题,才是真的没有意义。
ASIC是流片固化的量产芯片,性能高、成本低,但设计周期长达1-2年,标准迭代后无法修改。
而FPGA可以反复烧写硬件逻辑,在通信标准尚未冻结、协议仍在讨论修改的阶段,是全球厂商最优的技术验证方案。
高通这一波显然是为了杠杠,向台下的所有厂商传达一个态度而已。
高通和展讯已经势同水火,不会在任何一个场合支持展讯。
所以,高通的人接着问道:“那你们的速率是多少?”
这是大家都在心里质疑的问题。
行业普遍认为:TDD频谱效率只有FDD的70%。
它的根源是上下行同频干扰,TDD用同一频段分时传输上下行信号,时隙转换的保护间隔(GP)如果太短,远端基站的下行信号会延迟到达,会干扰本地上行接收,如果GP太长,又会浪费传输资源,拉低整体速率。
相邻基站如果时隙配比不同,也会出现严重的交叉干扰,导致运营商大多不敢用动态配比,只能固定上下行时隙比例,无法根据流量动态调整资源,峰值和平均效率都上不去。
而且目前专用硬基带的调度算法简单,对信道估计、干扰抵消的能力弱,实际组网下的吞吐量,和实验室理想值差距很大。
这一点,展讯其实在TD3G组网之时就解决了一部分,采用2:4的上下行配置,拉低了上行,加大了下行流量,让上传和下载配置更优化,更适合TD;在调度算法方面也进行了许多优化,减小了实际组网和实验室数据的差
距。
但是,仍未解决根源问题。
此刻,武平却露出了笑容,没有直接回答,而是示意工作人员上台演示。
“现在,我们的基站在隔壁房间,终端在这里,我们通过无线连接,传输一段高清视频。”
屏幕上的实时速率监测窗口开始快速跳动,数字一路攀升,最终稳稳停在了120Mbps。
“峰值下行速率120Mbps,上行50Mbps,端到端延迟35ms。”武平的声音在安静的会场里格外清晰,“上个